AM3352BZCZA100
características
Sitara™ ARM® Cortex® de ata 1 GHz
-Procesador RISC A8 de 32 bits
– Coprocesador NEON™ SIMD
– 32 KB de instrución L1 e 32 KB de caché de datos con erro único
Detección
– 256 KB de caché L2 con código de corrección de erros (ECC)
– 176 KB de ROM de arranque no chip
– 64 KB de RAM dedicada
– Emulación e depuración - JTAG
- Controlador de interrupcións (ata 128 solicitudes de interrupción)
Memoria no chip (RAM L3 compartida)
– 64 KB de memoria RAM do controlador de memoria en chip (OCMC) de propósito xeral
– Accesible a todos os mestres
- Admite retención para espertar rápido
Interfaces de memoria externa (EMIF)
– mDDR(LPDDR), DDR2, DDR3, DDR3L
Controlador
– mDDR: Reloxo de 200 MHz (velocidade de datos de 400 MHz)
– DDR2: Reloxo de 266 MHz (velocidade de datos de 532 MHz)
– DDR3: Reloxo de 400 MHz (velocidade de datos de 800 MHz)
– DDR3L: Reloxo de 400 MHz (velocidade de datos de 800 MHz)
– Bus de datos de 16 bits
– 1 GB de espazo total direccionable
– Admite unha configuración de dispositivos de memoria x16 ou dúas x8
- Controlador de memoria de propósito xeral (GPMC)
- Interface de memoria asíncrona flexible de 8 e 16 bits con ata sete seleccións de chip (NAND, NOR, Muxed-NOR, SRAM)
– Usa o código BCH para admitir ECC de 4, 8 ou 16 bits
– Usa código Hamming para admitir ECC de 1 bit
- Módulo de localización de erros (ELM)
– Usado en conxunto co GPMC para localizar enderezos de erros de datos de polinomios de síndrome xerados mediante un algoritmo BCH
- Admite localización de erros de bloque de 4, 8 e 16 bits por 512 bytes en base aos algoritmos BCH
Subsistema de unidades programables en tempo real e subsistema de comunicación industrial (PRU-ICSS)
- Admite protocolos como EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™ e máis
- Dúas unidades programables en tempo real (PRU)
– Procesador RISC de carga/almacenamento de 32 bits capaz de funcionar a 200 MHz
- 8KB de RAM de instrucións con detección de erro único (paridade)
- 8 KB de RAM de datos con detección de erro único (paridade)
– Multiplicador de 32 bits de ciclo único con acumulador de 64 bits
- O módulo GPIO mellorado ofrece soporte para ShiftIn/Out e bloqueo paralelo no sinal externo
– 12 KB de RAM compartida con detección de erro único (paridade)
– Tres bancos de rexistro de 120 bytes accesibles por cada PRU
– Controlador de interrupcións (INTC) para xestionar eventos de entrada do sistema
– Bus de interconexión local para conectar mestres internos e externos aos recursos dentro do PRU-ICSS
– Periféricos dentro do PRU-ICSS:
- Un porto UART con pinos de control de fluxo,
Admite ata 12 Mbps
– Un módulo de captura mellorada (eCAP).
– Dous portos Ethernet MII compatibles con industriais
Ethernet, como EtherCAT
- Un porto MIO
Módulo de xestión de enerxía, reinicio e reloxo (PRCM).
– Controla a entrada e a saída dos modos de espera e sono profundo
- Responsable da secuenciación do sono, a secuenciación de apagado do dominio de enerxía, a secuencia de espertar e a secuencia de acendido do dominio de enerxía
– Reloxos
– Alta frecuencia integrada de 15 a 35 MHz
Oscilador utilizado para xerar un reloxo de referencia para varios reloxos de sistemas e periféricos
- Admite activar e desactivar o reloxo individual
Control para Subsistemas e Periféricos para
Facilitar o consumo de enerxía reducido
– Cinco ADPLL para xerar reloxos do sistema
(Subsistema MPU, interface DDR, USB e periféricos [MMC e SD, UART, SPI, I2C],L3, L4, Ethernet, GFX [SGX530], LCD Pixel Clock)